SóProvas

ID
377569
Banca
FCC
Órgão
TRE-AP
Ano
2011
Provas
Disciplina
Arquitetura de Computadores
Assuntos

Módulo de memória DDR3 que trabalha internamente a 200 MHz, funciona externamente a

Alternativas
Comentários
  • Vale frisar que, em termos gerais, as taxas da frequência de comunicação externa são quatro vezes maiores que o clock interno. Com isso, um módulo que trabalhar internamente a 200 MHz funciona externamente a 800 MHz, por exemplo.
  • GABARITO ERRADO

    Standard name

     

    		 Memory clock

    (MHz)

    		 Cycle time

    (ns)

    		 I/O bus clock

    (MHz)

    		 Data rate

    (MT/s)

    		 Module name

     

    		 Peak transfer rate

    (MB/s)

    		 Timings

    (CL-tRCD-tRP)

    		 CAS latency

    (ns)
    DDR3-800D
    DDR3-800E    		 100 10 400 800 PC3-6400 6400 5-5-5
    6-6-6    		 12 1⁄2
    15??
    DDR3-1066E
    DDR3-1066F
    DDR3-1066G    		 133? 7 1⁄2 533? 1066? PC3-8500 8533? 6-6-6
    7-7-7
    8-8-8    		 11 1⁄4
    13 1⁄8
    15??
    DDR3-1333F*
    DDR3-1333G
    DDR3-1333H
    DDR3-1333J*    		 166? 6 666? 1333? PC3-10600 10666? 7-7-7
    8-8-8
    9-9-9
    10-10-10    		 10 1⁄2
    12??
    13 1⁄2
    15??
    DDR3-1600G*
    DDR3-1600H
    DDR3-1600J
    DDR3-1600K    		 200 5 800 1600 PC3-12800 12800 8-8-8
    9-9-9
    10-10-10
    11-11-11    		 10??
    11 1⁄4
    12 1⁄2
    13 3⁄4
    DDR3-1866J*
    DDR3-1866K
    DDR3-1866L
    DDR3-1866M*    		 233? 4 2⁄7 933? 1866? PC3-14900 14933? 10-10-10
    11-11-11
    12-12-12
    13-13-13    		 10 5⁄7?
    11 11⁄14
    12 6⁄7?
    13 13⁄14
    DDR3-2133K*
    DDR3-2133L
    DDR3-2133M
    DDR3-2133N*    		 266? 3 3⁄4 1066? 2133? PC3-17000 17066? 11-11-11
    12-12-12
    13-13-13
    14-14-14    		 10 5⁄16
    11 1⁄4 
    12 3⁄16
    13 1⁄8
  • Letra C está correta!

    As memórias do tipo DDR se destacam em relação ao padrão anterior - memórias SDR SDRAM - porque são capazes de realizar duas operações de leitura ou escrita por ciclo de clock, as memórias DDR2, por sua vez, dobram essa capacidade, realizando quatro operações por ciclo de clock e a memória DDR3 segue o mesmo caminho: dobra a quantidade de operações por vez em relação ao padrão anterior, ou seja, realiza 8 procedimentos de leitura ou gravação a cada ciclo de clock, quatro no início deste e outros quatro no final.

    Com isso um módulo DDR3 que trabalha internamente a 200 MHz, por utilizar 8 operações por ciclo de clock, pode oferecer 1.600 MHz (8 x 200).

    Bons estudos!

  • LETRA C está certa!

    Inicialmente, os módulos DDR3 foram lançados em versão DDR3-1066 (133 MHz x 8) e DDR3-1333 (166 MHz x 8), seguidos pelo padrão DDR3-1600 (200 MHz x 8). Os três padrões são também chamados de (respectivamente) PC3-8500, PC3-10667 e PC3-12800, nesse caso dando ênfase à taxa de transferência teórica:

    DDR3-1066 (133 MHz) = PC3-8500
    DDR3-1333 (166 MHz) = PC3-10667
    DDR3-1666 (200 MHz) = PC3-12800


  • In a prefetch buffer architecture, when a memory access occurs to a row the buffer grabs a set of adjacent data words on the row and reads them out ("bursts" them) in rapid-fire sequence on the IO pins, without the need for individual column address requests. This assumes the CPU wants adjacent datawords in memory, which in practice is very often the case. For instance, in DDR1, two adjacent data words will be read from each chip in the same clock cycle and placed in the pre-fetch buffer. Each word will then be transmitted on consecutive rising and falling edges of the clock cycle. Similarly, in DDR2 with a 4n pre-fetch buffer, four consecutive data words are read and placed in buffer while a clock, which is twice faster than the internal clock of DDR, transmits each of the word in consecutive rising and falling edge of the faster external clock.

    The prefetch buffer depth can also be thought of as the ratio between the core memory frequency and the IO frequency. In an 8n prefetch architecture (such as DDR3), the IOs will operate 8 times faster than the memory core (each memory access results in a burst of 8 datawords on the IOs). Thus a 200 MHz memory core is combined with IOs that each operate eight times faster (1600 megabits per second). If the memory has 16 IOs, the total read bandwidth would be 200 MHz x 8 datawords/access x 16 IOs = 25.6 gigabits per second (Gbit/s), or 3.2 gigabytes per second (GB/s). Modules with multiple DRAM chips can provide correspondingly higher bandwidth.

     

    Each generation of SDRAM has a different prefetch buffer size:
    DDR SDRAM's prefetch buffer size is 2n (two datawords per memory access)
    DDR2 SDRAM's prefetch buffer size is 4n (four datawords per memory access)
    DDR3 SDRAM's prefetch buffer size is 8n (eight datawords per memory access)
    DDR4 SDRAM's prefetch buffer size is 8n (eight datawords per memory access)

     

    Fonte: https://en.wikipedia.org/wiki/Synchronous_dynamic_random-access_memory#DDR_SDRAM_prefetch_architecture