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ID
5287489
Banca
UFMG
Órgão
UFMG
Ano
2016
Provas
Disciplina
Eletrônica
Assuntos

Analise o trecho do código escrito em VHDL.

Process (Clk,r) Begin

If (r = ‘0’) then Q1 <= ‘0’;
Elsif (Clk’event and Clk=’1’) then Q1 <= D1;
End if;
End process;

a alternativa CORRETA que mostra o circuito descrito pelo código é:

Alternativas