Questão 1707112

• Banca: FGV
• Órgão: FIOCRUZ
• Ano: 2010
• Provas: FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica
• Disciplina: Engenharia Eletrônica
• Assuntos: Álgebra Booleana e Circuitos Lógicos em Engenharia Eletrônica; Eletrônica Digital na Engenharia Eletrônica

ENTITY entidade IS
     PORT (a, b, c: IN bit;
                 d, e: OUT bit);
END entidade;

ARCHITECTURE arquitetura OF entidade IS
BEGIN
        PROCESS (a, b, c)
        BEGIN

           IF (c = '1') THEN
              d <= a XOR b;
              e <= a AND b;

          ELSE
             d <= '0';
             e <= '0';
        END PROCESS;
END arquitetura;

O código VHDL mostrado acima descreve a seguinte operação lógica:

• A. OU EXCLUSIVO entre “a" e “b", habilitado por “c", com resultado em “d" e flag de execução com sucesso “e".
• B. SOMA entre “a" e “b", com carry em “c", resultado em “d" e flag de execução com sucesso em “e".
• C. SUBTRAÇÃO entre “a" e “b", habilitada por “c", com resultado em “d" e flag de execução com sucesso em “e".
  
• D. SOMA entre “a" e “b", habilitada por “c", com resultado em “d" e carry out em “e".
• E. SUBTRAÇÃO entre “a" e “b", habilitada por “c", com resultado em “d" e carry out em “e".

Gabarito: D

Comentários

• Para resolver essa questão, temos que apartir da tabela verdade analisar as alternativas;

  a -> 0 0 0 0 1 1 1 1  (1ª parcela)

  b -> 0 0 1 1 0 0 1 1  (2ª parcela)

  c -> 0 1 0 1 0 1 0 1  (habilita soma)

  |

  d -> 0 0 0 1 0 1 0 0 (resultado)

  e -> 0 0 0 0 0 0 1 1 (carry out)

• 
  

  só há uma situação em que e=1

  isso ocorre quando a=1 e b=1 e c=1

  resposta é a letra (d)

• Espero que esse cara tenha passado em um concurso. Se mostrou merecedor. Ele mandou muito bem!