Questão 2568070

• Banca: FCC
• Órgão: TRF - 5ª REGIÃO
• Ano: 2017
• Provas: FCC - 2017 - TRF - 5ª REGIÃO - Técnico Judiciário - Informática
• Disciplina: Arquitetura de Computadores
• Assuntos: Arquitetura de processadores: RISC, CISC, WISC e Microprocessadores.

Considere os estágios abaixo.

IF: Instruction fetch.

ID: Instruction decode, register fetch. 

EX: Execution. 

MEM: Memory access. 

WB: Register write back. 

Tratam-se dos cinco estágios clássicos de 

• A. pipeline de instruções em alguns processadores CISC.
• B. controle hardwired microprogramado em processadores CISC.
• C. do processo de deadlock em processadores RISC.
• D. pipeline de instruções em alguns processadores RISC.
• E. operações nos registradores dos processados CISC.

Gabarito: D

Comentários

• The classic five stage RISC pipeline

   

  https://en.wikipedia.org/wiki/Classic_RISC_pipeline

• Um exemplo de decomposição do processamento de instruções:

   

  - Buscar Instrução (FI - Fetch Instruction): lê a próxima instrução esperada em um buffer;

  - Decodificar instrução (DI): determina o opcode e os especificadores dos operandos;

  - Calcular operandos (CO): calcula o endereço efetivo de cada operando de origem;

  - Obter operandos (FO - Fetch Operands): obter cada operando da memória;

  - Executar a instrução (EI): efetuar a operação indicada e armazenar o resultado;

  - Escrever operando (WO - Write Operands): armazenar o resultado na memória.

   

  Fonte: Arquitetura e Organização de Computadores (Stallings)

   

  At.te

  Foco na missão ❢

   

• e alguém estudo isso? ou pretendo estudar isso sendo que tem tanta matéria já?

  eu acertei só porque aprendi a dança dessa banca

• Gabarito: D